Le µPD8259C-5 (fabriqué par le constructeur japonais NEC, souvent marqué D8259C-5 sur le boîtier) est un circuit intégré monolithique d'époque conçu comme un contrôleur de gestion des interruptions prioritaires programmable (Programmable Interrupt Controller ou PIC). Proposé en composant d'origine authentique et neuf de stock d'époque (NOS), il se présente sous la forme d'un boîtier plastique standard double en ligne à 28 broches (DIP28 ou PDIP28, désigné par la lettre C chez NEC).
Le 8259A (dont la version de NEC en est l'équivalent direct à haute vitesse de 5 MHz, d'où le suffixe -5) est un pilier historique de l'architecture des microordinateurs. Sa fonction est de délester le microprocesseur principal (comme l'Intel 8085, 8086, 8088 ou les NEC V20/V30) de la gestion directe des périphériques en prenant en charge jusqu'à 8 niveaux d'interruptions prioritaires vectorisées. Grâce à sa capacité de mise en cascade, l'ajout de plusieurs puces 8259 sur une même carte permet d'étendre facilement cette gestion jusqu'à 64 niveaux d'interruptions. C'est un composant indispensable à la restauration des cartes mères de PC XT/AT d'époque et des cartes d'automatisme industriel des années 80 et 90.
Gestion de 8 niveaux d'interruptions : Trie, hiérarchise et applique les priorités d'interruption matérielles reçues des différents périphériques (claviers, horloges, cartes d'extension, disques).
Extensible en cascade : Configuration maître/esclave simplifiée pour gérer jusqu'à 64 entrées d'interruption distinctes sans logique externe complexe.
Modes de priorité programmables : Les priorités d'interruption peuvent être définies de manière fixe, tournante (rotating) ou par programmation dynamique directe.
Compatibilité système complète : Interface de bus d'époque s'insérant parfaitement dans les architectures à microprocesseurs 8080/85, 8086/88 ou équivalents NEC.
Le diagnostic classique "Le clavier ou les timers d'époque ne répondent plus, blocage système sur la gestion des tâches" :
Absence complète de réponse aux interruptions externes (IR0 à IR7) :
Vérifiez à l'oscilloscope la broche INT (Interrupt, broche 17) reliée à l'entrée d'interruption du microprocesseur. Si une ligne de périphérique d'entrée (IR0-IR7, broches 18 à 25) change d'état mais que la broche 17 reste inactive, le contrôleur n'envoie pas le signal de demande au processeur.
Contrôlez l'état de la broche de validation INTA (Interrupt Acknowledge, broche 26). Le CPU doit envoyer une impulsion négative sur cette broche pour demander le vecteur d'interruption de la puce. Si ce signal d'époque ne redescend pas, le transfert du code d'interruption échoue.
Le piège des adresses de décodage (CS et A0) :
CS (Chip Select, broche 1) doit descendre au niveau bas (0V) pour autoriser le processeur à programmer la puce ou lire l'état des registres.
A0 (Address input, broche 27) permet d'aiguiller les commandes vers les registres internes ICW (Initialization Command Words) ou OCW (Operation Command Words). Une coupure de piste sur la ligne A0 empêchera la configuration correcte de la table de priorités d'époque, rendant le système instable au boot.
Vérification du bus de données (D0 à D7, broches 4 à 11) : Assurez-vous qu'aucun tampon de bus d'époque en amont n'écrase les données lues depuis le 8259 lors de la phase de réponse à l'interruption.
Précautions de manipulation et de montage :
Sensibilité de la technologie MOS d'époque : Le µPD8259C-5 utilise des transistors MOS sensibles aux charges électrostatiques. Manipulez-le sur un plan de travail protégé et évitez de toucher directement ses broches d'époque sans être relié à la terre.
Utilisation d'un support recommandée : Pour sécuriser vos dépannages sur les cartes mères vintage et éviter le stress thermique causé par le dessoudage à même la carte, installez un support de précision tulipe au format DIP28 large (600 mil).
Nettoyage et soudage : Soudez le support à une température située entre 280°C et 300°C maximum. Éliminez soigneusement les résidus de flux d'époque à l'aide d'alcool isopropylique pur afin de garantir une isolation parfaite entre les pistes de données et les lignes d'interruption sensibles.
